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In risposta a alexsperi
[quote=alexsperi]
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se tu riesce a ricompilare il bytecodes 68k in modo da che generi un istruzione 20 volte più veloce dell'originale quanto migliorerebbero le prestazioni generali in una FPGA? 
[/quote]
Perdonami ma probabilmente sono io che continuo a non comprendere cosa tu voglia intendere. Per come la capisco io la tua frase mi sembra un po' un'ossimoro. Provo a spiegarti ciò che ho capito io della tua frase. Tu vorresti aggiungere ad un'fpga con un processore 68k implementato un ulteriore compilatore jit a cui far digerire del codice 68k (che possiamo anche chiamare bytecode ma alla fine è codice 68k) e in qualche modo fargli produrre dinamicamente altro codice 68k da dare in pasto al processore 68k in fpga. Se è questo ciò che vorresti fare mi vien da dire che difficilmente renderebbe più veloce l'architettura anche solo per il fatto che stai aggiungendo un layer (peraltro inutile a mio avviso) che ha un costo computazionale tra il codice originale 68k e il codice per il processore 68k in fpga.

Supponiamo invece che tu abbia una FPGA con una IP per un processore MIPS-based  (le IP per le FPGA hanno un costo a volte non indifferente e a volte può convenire cercare di arrangiarsi con quello che si ha a disposizione oltre al fatto che magari non si hanno le conoscenze per fare da zero un microprocessore) e tu voglia comunque fare qualcosa in grado di digerire codice 68k. In questo costruirsi in hardware un compilatore dinamico jit può avere senso per convertire nel modo più efficiente possibile il codice 68k in ingresso (bytecode) nel codice macchina del processore mips sulla fpga.
[b]Tieni però presente che a parità di fpga, clock ecc. questa soluzione è più lenta dell'approccio nativo alla apollo-core[/b].
Ah ovviamente pensare di implementare un processore moderno (diciamo in i7) in fpga per usare il compilatore dinamico jit 99 su cento non è fattibile con le fpga moderne (più che altro per una questione di unità logiche richieste da un tale tipo di processore), e nell'1% rimanente avrebbe comunque un costo spropositato.

Spero di aver chiarito i dubbi che avevi e ovviamente anche di aver capito cosa stavi chiedendo! :P

In ogni caso direi di chiudere qui questa piccola divagazione visto che come ci hanno fatto notare da più parti stiamo un po' andando OT rispetto all'argomento principale del thread. Se hai bisogno di altri chiarimenti sentiti pure libero di pmmarmi e compatibilmente con il tempo e le mie conoscenze vedrò di risponderti :-)

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Commento
alexsperi	20 Novembre 2016 08:19:45

Citazione

se tu riesce a ricompilare il bytecodes 68k in modo da che generi un istruzione 20 volte più veloce dell'originale quanto migliorerebbero le prestazioni generali in una FPGA?

Perdonami ma probabilmente sono io che continuo a non comprendere cosa tu voglia intendere. Per come la capisco io la tua frase mi sembra un po' un'ossimoro. Provo a spiegarti ciò che ho capito io della tua frase. Tu vorresti aggiungere ad un'fpga con un processore 68k implementato un ulteriore compilatore jit a cui far digerire del codice 68k (che possiamo anche chiamare bytecode ma alla fine è codice 68k) e in qualche modo fargli produrre dinamicamente altro codice 68k da dare in pasto al processore 68k in fpga. Se è questo ciò che vorresti fare mi vien da dire che difficilmente renderebbe più veloce l'architettura anche solo per il fatto che stai aggiungendo un layer (peraltro inutile a mio avviso) che ha un costo computazionale tra il codice originale 68k e il codice per il processore 68k in fpga.

Supponiamo invece che tu abbia una FPGA con una IP per un processore MIPS-based (le IP per le FPGA hanno un costo a volte non indifferente e a volte può convenire cercare di arrangiarsi con quello che si ha a disposizione oltre al fatto che magari non si hanno le conoscenze per fare da zero un microprocessore) e tu voglia comunque fare qualcosa in grado di digerire codice 68k. In questo costruirsi in hardware un compilatore dinamico jit può avere senso per convertire nel modo più efficiente possibile il codice 68k in ingresso (bytecode) nel codice macchina del processore mips sulla fpga.
Tieni però presente che a parità di fpga, clock ecc. questa soluzione è più lenta dell'approccio nativo alla apollo-core.
Ah ovviamente pensare di implementare un processore moderno (diciamo in i7) in fpga per usare il compilatore dinamico jit 99 su cento non è fattibile con le fpga moderne (più che altro per una questione di unità logiche richieste da un tale tipo di processore), e nell'1% rimanente avrebbe comunque un costo spropositato.

Spero di aver chiarito i dubbi che avevi e ovviamente anche di aver capito cosa stavi chiedendo!

Amiga 500+ / ACA500 / Indivision ECS / ACA1232 68030-40Mhz 128Mb RAM

Amiga 1200 / Kick 3.1 / ACA1232 68030-55Mhz 128Mb RAM / Indivision AGA mk2cr

Amiga 4000D / Kick 3.1 / Cyberstorm mk II 68060-60Mhz 64Mb RAM / 12 MB fast

Amiga 4000D / Kick 3.1 / 68040 / Mediator PCI / 8 MB fast / BigRamPlus 256MB

Commodore 64 "Breadbox" / Chameleon / JiffyDOS / ZOOMFloppy / 1541-II / 1581 / RF501C